Please use this identifier to cite or link to this item: http://hdl.handle.net/10889/10510
Title: Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection
Other Titles: Αλγόριθμοι και αρχιτεκτονικές υλικού για αντιστροφή μητρώων σε massive MIMO συστήματα
Authors: Θάνος, Αλέξιος
Keywords: Massive MIMO
Data detection
Signal processing
Matrix inversion
FPGA
Keywords (translated): ΜΙΜΟ μεγάλης κλίμακας
Ανίχνευση δεδομένων
Επεξεργασία σημάτων
Αντιστροφή μητρώων
Συστοιχία επιτόπια προγραμματιζόμενων πυλών
Abstract: This thesis focuses on uplink data detection of a massive MIMO scheme. Two known algorithms for matrix inversion are evaluated considering precision and BER performance for the uplink detection system through MATLAB simulations. Furthermore, exploration of trade-offs in uplink data detection at hardware implementation level and aspects targeting FPGA designs are presented. Design trade-offs include size of datapath units for complexity reduction, hardware architectures for matrix operations, data representation optimization and trading latency for BER performance. Finally, an FPGA-optimized implementation is presented.
Abstract (translated): Η παρούσα διπλωματική εργασία αφορά στην ανίχνευση δεδομένων κατά την ανερχόμενη ζεύξη (uplink) στα massive MIMO συστήματα όταν δηλαδή οι χρήστες αποστέλλουν δεδομένα στον σταθμό βάσης. Επίσης αξιολογούνται δύο ευρέως γνωστοί μέθοδοι προσέγγισης του αντιστρόφου μητρώου, λαμβάνοντας υπ'όψιν την ακρίβεια και κατ'επέκταση τον ρυθμό των σφαλμάτων σε επίπεδο bit (Bit-Error Rate - BER) στην ανίχνευση δεδομένων. Η αξιολόγηση του BER γίνεται με MATLAB. Έπειτα, γίνεται διερεύνηση διαφόρων θεμάτων για την σχεδίαση του ανιχνευτή δεδομένων σε επίπεδο υλικού και πιο συγκεκριμένα σε υλοποιήσεις για συσκευές FPGA. Τα θέματα αυτά αφορούν το μέγεθος των υπολογιστικών μονάδων για επιτάχυνση των υπολογισμών, τις αρχιτεκτονικές υλικού για πράξεις μεταξύ μητρώων και τις τεχνικές αναπαράστασης δεδομένων. Οι σχεδιαστικές επιλογές των παραπάνω παραμέτρων αξιολογούνται με βάση τους πόρους, την καθυστέρηση, το ρυθμό εξυπηρέτησης και το BER του ανιχνευτή για υλοποίηση σε FPGA. Τέλος, παρουσιάζεται μια υλοποίηση βελτιστοποιημένη για FPGA.
Appears in Collections:Τμήμα Μηχανικών Η/Υ και Πληροφορικής (ΜΔΕ)

Files in This Item:
File Description SizeFormat 
Nemertes_Thanos(com).pdf3.36 MBAdobe PDFView/Open


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.