Please use this identifier to cite or link to this item: http://hdl.handle.net/10889/10549
Title: Static random access memories via hardware cell libraries : an emphasis on their structure and writing function
Other Titles: Οι στατικές μνήμες τυχαίας προσπέλασης διαμέσου βιβλιοθηκών κυψελών υλικού : έμφαση στη δομή τους και στην διαδικασία εγγραφής τους
Authors: Σιμόπουλος, Θεόδωρος
Keywords: SRAM
WDSRAM
Write function
Speed-up
Power driver
Memory write via multi voltage supply levels
New precharge scheme
Multi field SRAM access
Intra-encoders
SRAM fields
Keywords (translated): Στατική μνήμη τυχαίας προσπέλασης
Διαδικασία εγγραφής
Επιτάχυνση
Οδηγός τάσεων εγγραφής
Εγγραφή μνήμης μέσω πολλαπλών τάσεων τροφοδοσίας
Νέο σχήμα προ-φόρτισης
Μνήμη προσπέλασης πολλαπλών πεδίων
Ενδο-κωδικοποιητές
Πεδία στατικής μνήμης
Abstract: Mankind came across the need of storing data, either as intermediate or terminal results, from its early stages. First, with the use of non-electronic and non-mechanical devices with major representative the tallies, as they are called, even before the invention of writing. Later, the use of punched cards which were fed to mechanical computational systems was found helpful. However, storage devices met a tremendous progress during the information age which, in turn, was also helped by the storage devices to evolve rapidly. A few years later we were led to the formation of the 6T electronic storage element which is in wide use even in nowadays. The device miniaturization, surpassing to the submicron dimensions, equipped computer systems with cache memories of capacity several megabytes, helping the increase of the computational power. In this dissertation, at first, a logic sequence of inventions that concern computer memory, is presented, until we reach the memory systems that are in use in nowadays. The benefits in the use of hardware cell libraries, which can extend the research in the memory field with implementations that are beyond the typical, are expressed and compared to the memory compiler tools which automate the memory production procedure. In order to support this dissertation, two hardware libraries have been developed from scratch. One that includes standard cells and one that includes memory cells. Both implemented on the same UMC 65 nm technology process. Via the use of these libraries an innovative static memory implementation which speeds-up the writing function up to three times is proposed. This new memory is named WDSRAM. The dissertation continues with a background research knowledge concerning the static memory field. The basic structure, that the Static Random Access Memories support, is presented and different implementations of the SRAM storage cells are explained. The typical 6T SRAM cell model is discussed in detail, with reference to its three operational states, which are the cell read operation, the cell write operation and the data retain operation. Furthermore, the circuitry, that supports the storage cell’s operation states, is shown at its possible variations. This circuitry concerns the Bit Line prechargers, which is also referred as the memory’s conditioning circuitry, the sense amplifiers and the write drivers. For the support of this dissertation, the hybrid – modern variation of the precharger, the pmos cross – coupled sense amplifier and the pass gates style write driver are chosen. The background research knowledge concludes with the presentation of the memory’s periphery circuitry, which involves the row and the column decoder and the memory controller. The row decoder is used to decode the address, while the column decoder is used to decode the memory’s page. The standard cell library, that is implemented, is called Ceid Standard Cell Library and is a complete hardware library including combinational cells, sequential cells and other support cells like logic level tiers and area fillers. All cells support 6 views, from behavioral description view to parasitics layout extraction view and most of the cells exist in three driving strengths. With these cells, ASIC designs can be implemented, starting from any level of abstraction in the circuitry design methodology. All the library’s cells are area, timing, power and functionally characterized and therefore, related reports are able of being produced, when synthesizing designs on cells of this library from EDA tools. The guidelines that were followed in order to implement the combinational, sequential and support cells are explained in detail. The cells that the library includes are enumerated along with the function they support. The horizontal and vertical abutment of the cells is also presented. This standard cell library was used to describe the memory’s periphery circuitry, during my dissertation. Each of the periphery circuitry is treated as macro-cell, following the methodology of macro-cell creation that is also presented. However, the Ceid Standard Cell Library can also be used as a typical hardware cell library in order to implement any ASIC design. Though memory compilers can produce static memory designs rapidly, these designs are flattened in the material layout level, minimizing the ability of researching on the structural elements of the memory as any modifications would have to be repeated to each presence of the memory’s microstructure in the need to complete the whole design. On the other hand, with the use of memory hardware libraries, the design of the memory is done in cell level, resulting to a memory that is a collection of selectable cells abutted together. Therefore, modifying one cell of the memory, also modifies all the other instances of this cell inside the memory. For this reason, during my dissertation it was essential to implement a static memory library so as to help my research evolve in the memory’s structural elements. This library is called Ceid Memory Library and is a complete library including all the basic cells via which static memory designs can be created. The library is based on the 6T typical storage cell model, the Hybrid – Modern precharger implementation with equalization which has both nmos and pmos precharge units, the pmos cross-coupled sense amplifier for the read function and the pass gates style driver for the writing function. These basic cells are presented and the first two of them have been altered in order to support the WDSRAM. An innovative memory that is proposed and rapidly writes the storage cells with a speed-up factor of three in accordance with the typical implementation model. Besides the basic memory cells, the Ceid Memory Library also comprises of support cells that can be used as predecoders, area fillers and wire line extenders. Moreover, typical static memory circuits of variable size have been implemented using the cells of this library. These circuits are presented and are used not only to verify the proper operation of the library but also to support the enhancements on the WDSRAM’s write function. The memory cells are enumerated and the memory grid structure that the library supports is presented and explained. The Ceid Memory Library and the Ceid Standard Cell Library are available online from the Ceid’s VLSI Lab web site. The WDSRAM is a new static random access memory that speeds-up the writing function of the storage cells up to three times. This is achieved via multi voltage manipulation on the memory’s storage cells that form the memory’s word, along with a different Bit Line precharge scheme. Furthermore, though not necessary, the multi voltages are generated internally by the memory. In order to support this innovative memory, new memory cells had to be created. The first is the Row Power Driver, as it is called, which has the role of altering the voltage levels that the transistors of the storage cells see during their writing procedure. The Row Power Driver consists of three parts. The voltage divider, the signal switcher and the output normalizer. All parts are explained in detail. The second is the Bit Line Precharger which supports the WDSRAM’s new precharge scheme, with the Bit Lines diverging and converging from a central voltage level operating point. The new Bit Line precharger cell is presented in schematic and material layout levels and its behavior is shown in comparison with the precharge function of the typical static memory model. Minor modifications have been performed to the Ceid Memory Library’s 6T storage cell in order to accept the power scheme from the Row Power Driver. The behavior of all these cells is presented and analyzed. Furthermore, the abutment of these new and modified cells is described and the connections that are created between then, are shown. The proper operation and the write function speed-up of the WDSRAM is verified via a simulation process called Virtual Variable Size which simulates memories as if they were of bigger size. This process is explained in detail and it was essential to be used in order to have first results of the WDSRAM’s performance due to the time-consuming material layout design and time-taking simulation of the big memory test circuits, as all test have been performed in the parasitics extraction level. Furthermore, the operation of the WDSRAM and the maintenance of the memory’s write function speed-up gain is verified for different FEOL process models in accordance with different temperature operating points. The results are presented. In order to verify the WDSRAM’s speed-up gain in real sized memories, a hardware procedure is stated, via which the creation of WDSRAMs of any size is possible. This procedure uses a hierarchical architectural scheme based on a WDSRAM sector. WDSRAMs of any size can be created using this architectural scheme, which was chosen, as the speed-up gain is inherited to the whole memory via hierarchy, starting from a WDSRAM sector. For the test circuits, the WDSRAM sector is defined to be of size 256x8 bits and its implementation is presented in schematic and layout models, analyzing it in detail. This sector is simulated and compared with the typical 256x8 bit SRAM model and the maintenance of the WDSRAM’s speed-up gain is confirmed in the sector level. With the abutment of this sector a 1Kx32 bit WDSRAM has been implemented in schematic and material layout models. These models are explained in detail, starting with the creation of the memory rows, leading to the formation of the double-rows, between every pair of which, the I/O tunnel is present. The power scheme of the 1Kx32 bit WDSRAM, which is essential in order to uniformly provide the power supply to the memory’s Row Power Driver that each sector makes use of, is discussed/analyzed. The 1Kx32 bit WDSRAM is simulated against the typical implementation model of the same size and configuration. The simulation process is explained in detail and the simulation results confirm that the WDSRAM’s rapid write function evolves on bigger memories as the speed-up gain of its write function has remained against the typical implementation model. This dissertation concludes with the presentation of memory design which reveals the advantages of the use of hardware cell libraries when creating memories and extends the research on the static memory field beyond the typical. A new static memory enabling and accessing scheme is defined, which allows the simultaneous reading or writing of memory portions, which are called fields and can be present even inside the same memory page. This is succeeded with the use of special intra-encoders that are adjacent to each memory field and a double decoding scheme. The intra-encoders are explained in its schematic and material layout views. The formation of these intra-encoders relied on their characteristic of being the most automated ones, in concern of the material layout implementation of this innovative memory. Indeed, the intra-encoders can be iterated as they are, from field to field, during the creation of the layout of the memory supporting the variability of their function on the metal via placement procedure, which can be automated using tool command language. This memory is called Multi-Field Accessing Memory. The addressing of the Multi-Field Accessing Memory is described and the usage of the double decoder scheme is shown, which, in brief, is responsible for the address and the field decoding. To support the decoding scheme of this multi-field memory, an 8T storage cell, which has a pair of accessing transistors at each side of the Bit Lines, is defined and presented at its implemented in schematic and material layout level. The behavior of this cell is also illustrated. At the end, the simulation results of a multi-field SRAM test circuit are presented, which verify the successful multi-accessing procedure of the memory. The test circuit, that was used for this verification, comprises of four rows of fields and four columns of fields with each field being a sum of 8x8 storage cells. The test results confirm the correct operation of the multi-field SRAM, with the simultaneous addressing and accessing of the memory fields.
Abstract (translated): Από τις απαρχές της, η ανθρωπότητα ήρθε αντιμέτωπη με την ανάγκη αποθήκευσης δεδομένων, είτε ως ενδιάμεσα αποτελέσματα, είτε ως τελικά. Αρχικά, με τη χρήση μη ηλεκτρονικών και μη μηχανικών συσκευών, με κύριο αντιπρόσωπο τα λεγόμενα tallies, πριν ακόμα και από την εφεύρεση της γραφής. Ενώ αργότερα, με τη βολική χρήση των διάτρητων καρτών οι οποίες τροφοδοτούνταν σε μηχανικά υπολογιστικά συστήματα. Ωστόσο, οι συσκευές αποθήκευσης παρουσίασαν μία ραγδαία εξέλιξη κατά την διάρκεια της εποχής της πληροφορίας, η οποία όμως με την σειρά της βοηθήθηκε από τις συσκευές αποθήκευσης ώστε να προοδεύσει ακόμα πιο γρήγορα. Μερικά χρόνια αργότερα, καταλήξαμε στο σχηματισμό του 6Τ ηλεκτρονικού στοιχείου αποθήκευσης, το οποίο είναι σε ευρέα χρήση ακόμα και σήμερα. Η ελαχιστοποίηση των συσκευών, η οποία έχει φτάσει σε διαστάσεις κάτω των υπομικρών, έχει εξοπλίσει τα υπολογιστικά συστήματα με λανθάνουσες μνήμες χωρητικότητας αρκετών megabyte, βοηθώντας με αυτόν τον τρόπο στην αύξηση της υπολογιστικής ισχύος. Σε αυτή τη διατριβή, αρχικά παρουσιάζεται μία λογική σειρά ανακαλύψεων, οι οποίες αφορούν στην μνήμη των υπολογιστών, μέχρι να φτάσουμε στα συστήματα μνήμης τα οποία χρησιμοποιούνται στις μέρες μας. Εκφράζονται τα πλεονεκτήματα από τη χρήση των βιβλιοθηκών κυψελών υλικού, οι οποίες μπορούν να επεκτείνουν την έρευνα στο πεδίο των μνημών με υλοποιήσεις που είναι πέρα από τις τυπικές, και συγκρίνεται η χρήση τους με τα εργαλεία μεταφραστών μνημών τα οποία αυτοματοποιούν την παραγωγή σχεδιασμών μνήμης. Για την υποστήριξη αυτής της διατριβής, έχουν δημιουργηθεί από το μηδέν δύο βιβλιοθήκες υλικού. Μία η οποία αποτελείται από τυποποιημένες κυψέλες και μία η οποία αποτελείται από κυψέλες μνήμης. Και οι δύο έχουν υλοποιηθεί βασιζόμενες στην τεχνολογία της UMC στα 65 νανόμετρα. Μέσω αυτών των βιβλιοθηκών προτείνεται η υλοποίηση μίας καινοτόμου στατικής μνήμης, η οποία επιταχύνει την διαδικασία εγγραφής έως και τρεις φορές. Αυτή η νέα μνήμη καλείται WDSRAM. Η διατριβή συνεχίζει με την διερεύνηση προηγούμενης γνώσης όσον αφορά το πεδίο στατικών μνημών. Παρουσιάζεται η βασική δομή των στατικών μνημών τυχαίας προσπέλασης και εξηγούνται οι διαφορετικές υλοποιήσεις των κυψελών αποθήκευσης των SRAM. Το τυπικό μοντέλο της 6Τ SRAM κυψέλης αναλύεται με λεπτομέρεια και με αναφορά στις τρεις λειτουργικές του καταστάσεις, οι οποίες είναι η λειτουργεία ανάγνωσης, η λειτουργεία εγγραφής και η λειτουργεία διατήρησης των δεδομένων. Πρόσθετα, δείχνονται τα κυκλώματα τα οποία υποστηρίζουν αυτές τις λειτουργικές καταστάσεις των κυψελών αποθήκευσης, στις πιθανές διαφοροποιήσεις τους. Αυτά τα κυκλώματα αφορούν τους προ-φορτιστές των γραμμώμ «Bit Line», οι οποίοι αναφέρονται και ως κυκλώματα προετοιμασίας της μνήμης, τους ενισχυτές αίσθησης και τους οδηγούς εγγραφής. Για την υποστήριξη αυτής της διατριβής, η hybrid – modern διαμόρφωση του προ-φορτιστή, ο pmos cross – coupled ενισχυτής αίσθησης και η pass gate υλοποίηση του οδηγού εγγραφής έχουν επιλεχτεί. Η διερεύνηση προηγούμενης γνώσης ολοκληρώνεται με την παρουσίαση των περιφερειακών κυκλωμάτων της μνήμης, τα οποία περιλαμβάνουν τους αποκωδικοποιητές γραμμής και στήλης και τους ελεγκτές μνήμης. Οι αποκωδικοποιητές γραμμής χρησιμοποιούνται για την αποκωδικοποίηση της διεύθυνσης, ενώ οι αποκωδικοποιητές στήλης χρησιμοποιούνται για την αποκωδικοποίηση των σελίδων μνήμης. Η βιβλιοθήκη τυποποιημένων κυψελών, που έχει υλοποιηθεί, ονομάζεται «Ceid Standard Cell Library», και είναι μία πλήρης βιβλιοθήκη υλικού που περιλαμβάνει συνδυαστικές κυψέλες, ακολουθιακές κυψέλες και άλλες υποστηρικτικές κυψέλες όπως οι τροφοδότες τιμών λογικών επιπέδων και οι πληρωτές κενών χώρων. Όλες οι κυψέλες καλύπτουν 6 όψεις, από την όψη της περιγραφής συμπεριφοράς μέχρι την όψη εξαγμένων παρασιτικών και οι περισσότερες υποστηρίζουν τρεις οδηγητικές ικανότητες. Με αυτές τις κυψέλες, είναι δυνατό να υλοποιηθούν ολοκληρωμένα κυκλώματα ειδικού σκοπού ξεκινώντας από ένα οποιοδήποτε επίπεδο σχεδιαστικής αφαίρεσης όσον αφορά την μεθοδολογία σχεδίασης κυκλωμάτων. Όλες οι κυψέλες της βιβλιοθήκης έχουν χωρικό, χρονικό, συναρτησιακό χαρακτηρισμό, καθώς επίσης και χαρακτηρισμό ισχύος και επομένως είναι δυνατό να παραχθούν σχετικές αναφορές όταν συνθέτονται κυκλώματα σε αυτές τις κυψέλες από εργαλεία EDA. Οι κατευθυντήριες οδηγίες οι οποίες ακολουθήθηκαν κατά την υλοποίηση των συνδυαστικών, ακολουθιακών και κυψελών υποστήριξης εξηγούνται με λεπτομέρεια. Οι κυψέλες που περιλαμβάνει η βιβλιοθήκη απαριθμούνται μαζί με την συνάρτηση την οποία υποστηρίζουν. Επίσης παρουσιάζεται η οριζόντια και κάθετη παράθεση και στήριξη των κυψελών. Αυτή η βιβλιοθήκη τυποποιημένων κυψελών χρησιμοποιήθηκε για την περιγραφή των περιφερειακών κυκλωμάτων μνήμης, κατά τη διάρκεια της διατριβής μου. Κάθε ένα από αυτά τα περιφερειακά κυκλώματα έχει αντιμετωπιστεί ως μία μακρο-κυψέλη, ακολουθώντας τη μεθοδολογία για την δημιουργία των μακρο-κυψελών, η οποία και παρουσιάζεται. Ωστόσο, η «Ceid Standard Cell Library» μπορεί να χρησιμοποιηθεί και ως μία τυπική βιβλιοθήκη κυψελών υλικού για την υλοποίηση κυκλωμάτων ειδικού σκοπού. Παρά το γεγονός ότι οι μεταφραστές μνήμης μπορούν να παράγουν σχεδιασμούς στατικής μνήμης γρήγορα, αυτοί οι σχεδιασμοί είναι ισοπεδωμένοι στο επίπεδο διάταξης υλικών, ελαχιστοποιώντας την έρευνα όσον αφορά τα δομικά στοιχεία τα οποία αποτελούν την μνήμη καθώς οι οποιεσδήποτε τροποποιήσεις θα πρέπει να επαναλαμβάνονται σε κάθε παρουσία της μικροδομής που αφορούν ώστε να καλυφθεί όλος ο σχεδιασμός. Από την άλλη, με την χρήση των βιβλιοθηκών μνήμης, ο σχεδιασμός γίνεται σε επίπεδο κυψέλης, καταλήγοντας σε μία μνήμη η οποία είναι ένα σύνολο επιλέξιμων κυψελών σε στήριξη μεταξύ τους. Έτσι, τροποποιώντας μία κυψέλη της μνήμης, ταυτόχρονα τροποποιούνται και όλες οι άλλες παρουσίες της κυψέλης μέσα στην μνήμη. Για αυτό το λόγο, κατά τη διάρκεια της διατριβής μου, ήταν απαραίτητη η υλοποίηση μίας βιβλιοθήκης στατικής μνήμης, μέσω της οποίας να βοηθηθεί η πορεία της έρευνάς μου στα δομικά στοιχεία της μνήμης. Η βιβλιοθήκη στατικής μνήμης που υλοποιήθηκε, καλείται «Ceid Memory Library» και είναι μία πλήρης βιβλιοθήκη που περιλαμβάνει όλες τις βασικές κυψέλες μέσω των οποίων σχεδιασμοί στατικών μνημών είναι δυνατό να δημιουργηθούν. Η βιβλιοθήκη βασίζεται στην τυπική 6Τ κυψέλη αποθήκευσης, στην Hybrid – Modern υλοποίηση του προ-φορτιστή με εξισορρόπηση, ο οποίος περιλαμβάνει και nmos και pmos δικτυώματα προ-φόρτισης, στον pmos cross-coupled ενισχυτή αίσθησης για την διαδικασία ανάγνωσης και στον pass gates τύπου οδηγό για την διαδικασία της εγγραφής. Αυτές οι βασικές κυψέλες παρουσιάζονται και οι δύο πρώτες έχουν τροποποιηθεί προκειμένου να υποστηριχθεί η WDSRAM. Μία καινοτόμα μνήμη η οποία προτείνεται και γράφει τις κυψέλες αποθήκευσης ταχέως με ένα παράγοντα επιτάχυνσης βαθμού τρία σε σχέση με το μοντέλο τυπικής υλοποίησης. Εκτός από της βασικές κυψέλες, η «Ceid Memory Library» περιλαμβάνει πρόσθετα υποστηρικτικές κυψέλες, οι οποίες μπορούν να χρησιμοποιηθούν ως προ-αποκωδικοποιητές, πληρωτές κενών χώρων και επιμηκυντές καλωδίων. Επιπροσθέτως, έχουν πραγματοποιηθεί τυπικοί σχεδιασμοί στατικής μνήμης διαφόρων μεγεθών χρησιμοποιώντας κυψέλες της «Ceid Memory Library». Οι σχεδιασμοί αυτοί παρουσιάζονται και έχουν χρησιμοποιηθεί όχι μόνο για την επιβεβαίωση της ορθής λειτουργείας της μνήμης αλλά και για την επιβεβαίωση των βελτιώσεων που έχουν υπεισέλθει στην διαδικασία εγγραφής της WDSRAM. Οι κυψέλες μνήμης απαριθμούνται και η δομή της μνήμης, η οποία υποστηρίζεται από τη μνήμη παρουσιάζεται και εξηγείται. Η «Ceid Memory Library» και η «Ceid Standard Cell Library» είναι διαθέσιμες διαδικτυακά από την ιστοσελίδα του εργαστηρίου μικροηλεκτρονικής του Ceid. Η WDSRAM είναι μία νέα στατική μνήμη τυχαίας προσπέλασης, η οποία επιταχύνει την διαδικασία εγγραφής των κυψελών αποθήκευσης έως και τρεις φορές. Η επιτάχυνσή αυτή επιτυγχάνεται μέσω πολλαπλών τάσεων οι οποίες εφαρμόζονται στις κυψέλες αποθήκευσης της μνήμης που σχηματίζουν τη λέξη της μνήμης, μαζί με ένα διαφορετικό σχήμα προ-φόρτισης των γραμμών «Bit Line». Μάλιστα, οι πολλαπλές τάσεις, αν και δεν είναι αναγκαίο, παράγονται εσωτερικά στην μνήμη. Για την υποστήριξη αυτής της καινοτόμου μνήμης, νέες κυψέλες χρειάστηκε να δημιουργηθούν. Η πρώτη κυψέλη είναι η λεγόμενη «Row Power Driver», η οποία έχει τον ρόλο της διαφοροποίησης των επιπέδων τάσης που καταλήγουν στα τρανζίστορ των κυψελών αποθήκευσης κατά τη διάρκεια της διαδικασίας εγγραφής. Ο «Row Power Driver» αποτελείται από τρία τμήματα. Τον διαιρέτη τάσης, τον εναλλάκτη σημάτων και τον εξομαλυντή της εξόδου. Όλα τα τμήματα αυτά εξηγούνται με λεπτομέρεια. Η δεύτερη κυψέλη αφορά τον προ-φορτιστή των γραμμών «Bit Line» και μέσω αυτής υποστηρίζεται το νέο σχήμα προ-φόρτισης με το δυναμικό των γραμμών «Bit Line» να συγκλίνει και να αποκλίνει από ένα κεντρικό λειτουργικό σημείο τάσης. Ο νέος προ-φορτιστής δείχνεται σε επίπεδο σχηματικού και διάταξης υλικών και η απόκρισή του συγκρίνεται με την απόκριση του προ-φορτιστή της τυπικής στατικής μνήμης. Μικρότερες τροποποιήσεις έχουν υπεισέλθει στη κυψέλη αποθήκευσης της «Ceid Memory Library», ώστε να μπορεί αυτή να δεχτεί τα νέα-διαφοροποιημένα επίπεδα τάσης από τον «Row Power Driver». Η απόκριση και η συμπεριφορά όλων αυτών των κυψελών παρουσιάζεται και αναλύεται. Επιπροσθέτως, η παράθεση και στήριξη αυτών των νέων και τροποποιημένων κυψελών περιγράφεται και οι μεταξύ τους συνδέσεις εξηγούνται. Η ορθή λειτουργία και η επιτάχυνση της διαδικασίας εγγραφής της WDSRAM επαληθεύεται από μία διαδικασία εξομοίωσης που καλείται «Virtual Variable Size Simulation Process» και η οποία εξομοιώνει την μνήμη σαν να είχε μεγαλύτερο μέγεθος. Η διαδικασία αυτή που εξηγείται με λεπτομέρεια, κατέστη απαραίτητο να χρησιμοποιηθεί ώστε να αξιοποιηθούν τα πρώτα αποτελέσματα από την απόδοση της WDSRAM εξαιτίας της χρονοβόρας, τόσο διαδικασίας σχεδίασης μεγάλων μνημών σε επίπεδο διάταξης υλικών, όσο και διάρκειας εξομοίωσης των μεγάλων μνημών, καθώς αυτές έχουν πραγματοποιηθεί συμπεριλαμβανομένων και των παρασιτικών τους στοιχείων. Επιπλέον, η λειτουργία της WDSRAM και η διατήρηση της επιτάχυνσης της διαδικασίας εγγραφής έχει επαληθευτεί και εξακριβωθεί για διαφορετικά μοντέλα διεργασίας “FEOL” σε συνδυασμό με διαφορετικά λειτουργικά σημεία θερμοκρασίας. Τα αποτελέσματα παρουσιάζονται. Επί σκοπού να επιβεβαιωθεί το κέρδος επιτάχυνσης της WDSRAM σε μνήμες πραγματικού μεγέθους, έχει οριστεί μία υλική διαδικασία, μέσω της οποίας είναι δυνατή η δημιουργία μνημών WDSRAM οποιουδήποτε μεγέθους. Η διαδικασία αυτή χρησιμοποιεί ένα ιεραρχικό αρχιτεκτονικό σχήμα το οποίο βασίζεται σε έναν τομέα WDSRAM. Μνήμες WDSRAM οποιουδήποτε μεγέθους μπορούν να δημιουργηθούν χρησιμοποιώντας αυτό το αρχιτεκτονικό σχήμα το οποίο επιλέχθηκε καθώς το κέρδος επιτάχυνσης κληρονομείται σε όλη τη μνήμη διαμέσου ιεραρχίας, ξεκινώντας από τον τομέα WDSRAM. Το μέγεθος του τομέα WDSRAM για τα κυκλώματα δοκιμής έχει οριστεί να είναι 256x8 bits και η υλοποίηση του τομέα παρουσιάζεται σε όψεις σχηματικού και διάταξης υλικών, αναλύοντάς τες λεπτομερώς. Αυτός ο τομέας έχει εξομοιωθεί και έχει συγκριθεί με το τυπικό 256x8 bit SRAM μοντέλο και η διατήρηση του κέρδους επιτάχυνσης της WDSRAM έχει επιβεβαιωθεί σε επίπεδο τομέα. Με την παράθεση και στήριξη αυτού του τομέα έχει υλοποιηθεί μία WDSRAM μεγέθους 1Kx32 bit σε όψεις σχηματικού και διάταξης υλικών. Αυτές οι όψεις εξηγούνται με λεπτομέρεια, ξεκινώντας από τη δημιουργία των σειρών μνήμης, περνώντας στο σχηματισμό των διπλοσειρών, ανάμεσα σε κάθε ζεύγος των οποίων, υπάρχει το κανάλι εισόδων-εξόδων. Το σχέδιο κατανομής τάσεων της 1Kx32 bit WDSRAM το οποίο είναι ιδιαίτερης σημασίας ώστε να διαδοθούν αυτές ομοιόμορφα στους «Row Power Driver» τους οποίους κάθε τομέας χρησιμοποιεί, αναλύεται. Η 1Kx32 bit WDSRAM έχει εξομοιωθεί σε αντιπαράθεση με μνήμη τυπικής υλοποίησης ίδιου μεγέθους και ίδιας διαμόρφωσης. Η διαδικασία εξομοίωσης εξηγείται λεπτομερώς και τα αποτελέσματα της εξομοίωσης επιβεβαιώνουν ότι η ταχεία εγγραφή της WDSRAM εκδηλώνεται και σε μνήμες μεγάλου μεγέθους καθώς το κέρδος επιτάχυνσης της διαδικασίας εγγραφής διατηρείται, συγκρινόμενο με το μοντέλο τυπικής υλοποίησης. Η παρούσα διατριβή ολοκληρώνεται με την παρουσίαση ενός σχεδιασμού μνήμης μέσω του οποίου αποκαλύπτονται τα πλεονεκτήματα από τη χρήση βιβλιοθηκών κυψελών υλικού όσον αφορά τον σχεδιασμό μνημών και με την επέκταση της έρευνας στο πεδίο των στατικών μνημών πέρα από τις τυπικές υλοποιήσεις. Ορίζεται ένα νέο σχήμα ενεργοποίησης και προσπέλασης της μνήμης το οποίο επιτρέπει την ταυτόχρονη είτε ανάγνωση είτε εγγραφή τμημάτων της μνήμης, τα οποία αναφέρονται ως πεδία και μπορούν να υπάρχουν ακόμα και μέσα στην ίδια σελίδα μνήμης. Αυτό επιτυγχάνεται από τη χρήση ειδικών ενδο-κωδικοποιητών οι οποίοι είναι προσαρτημένοι-γειτονικοί σε κάθε πεδίο μνήμης και από τη χρήση ενός διπλού σχήματος αποκωδικοποίησης. Οι σχηματικές όψεις και οι όψεις διατάξεων υλικών των ενδο-κωδικοποιητών εξηγούνται. Ο διαμόρφωση και ο σχηματισμός αυτών των ενδο-κωδικοποιητών βασίστηκε στο ιδιαίτερο χαρακτηριστικό τους το οποίο είναι η αυτόματη δημιουργία των διαφοροποιήσεων τους όσον αφορά τον σχεδιασμό αυτής της καινοτόμους μνήμης σε επίπεδο διάταξης υλικών. Πράγματι, οι ενδο-κωδικοποιητές είναι δυνατό να επαναληφθούν ως έχουν, από πεδίο σε πεδίο, κατά τη δημιουργία της μνήμης σε επίπεδο διάταξης, και η διαφορετικότητα στην συνάρτηση που υλοποιούν να υποστηριχθεί από μία διαδικασία χωροθέτησης των διάμεσων μετάλλου, η οποία μπορεί να αυτοματοποιηθεί χρησιμοποιώντας γλώσσα εντολών εργαλείου. Αυτή η μνήμη καλείται Μνήμη Προσπέλασης Πολλαπλών Πεδίων (Multi-Field Accessing Memory). Η διευθυνσιοδότηση της Μνήμης Προσπέλασης Πολλαπλών Πεδίων περιγράφεται και η χρήση του διπλού σχήματος αποκωδικοποίησης δείχνεται, το οποίο, εν συντομία, είναι υπεύθυνο για την αποκωδικοποίηση της διεύθυνσης και των πεδίων. Για να υποστηριχθεί το σχήμα αποκωδικοποίησης αυτής της μνήμης πολλαπλών πεδίων, μία 8Τ κυψέλη αποθήκευσης, η οποία διαθέτει ένα ζεύγος από τρανζίστορ πρόσβασης σε κάθε πλευρά των γραμμών «Bit Line», ορίζεται και παρουσιάζεται σε υλοποιήσεις σχηματικού και διάταξης υλικών. Η συμπεριφορά αυτής της κυψέλης επίσης απεικονίζεται. Στο τέλος, τα αποτελέσματα από την εξομοίωση της Μνήμης Προσπέλασης Πολλαπλών Πεδίων παρουσιάζονται, τα οποία επαληθεύουν την επιτυχημένη διαδικασία πολύ-προσπέλασης των πεδίων της μνήμης. Το κύκλωμα δοκιμής το οποίο χρησιμοποιήθηκε για αυτήν την επαλήθευση, αποτελείται από τέσσερις σειρές και τέσσερις στήλες πεδίων, με το κάθε πεδίο να είναι ένα σύνολο 8x8 κυψελών αποθήκευσης. Τα αποτελέσματα των δοκιμών επιβεβαιώνουν τη σωστή λειτουργία της μνήμης πολλαπλών πεδίων, με την ταυτόχρονη διευθυνσιοδότηση και προσπέλαση των πεδίων αυτής.
Appears in Collections:Τμήμα Μηχανικών Η/Υ και Πληροφορικής (ΔΔ)

Files in This Item:
File Description SizeFormat 
Nemertes_Simopoulos(com).pdf9.9 MBAdobe PDFView/Open


This item is licensed under a Creative Commons License Creative Commons