Please use this identifier to cite or link to this item: http://hdl.handle.net/10889/12138
Title: VLSI architectures for error correction in digital communication systems
Other Titles: Αρχιτεκτονικές VLSI για τη διόρθωση λαθών σε ψηφιακά τηλεπικοινωνιακά συστήματα
Authors: Τσατσαράγκος, Ιωάννης
Keywords: Forward error correction (FEC)
Channel decoder
Llow-density parity-check (LDPC) codes
Iterative decoding
WiFi
WiMAX
Error floor
Min-Sum decoding algorithm
Interconnection network
Message-passing decoding
Keywords (translated): Πρόσθια διόρθωση σφαλμάτων (FEC)
Αποκωδικοποιητής καναλιού
Επαναληπτική αποκωδικοποίηση
Κώδικες χαμηλής πυκνότητας πίνακα ελέγχου ισοτιμίας (LDPC)
Αλγόριθμος αποκωδικοποίησης Min-Sum
Δίκτυο διασύνδεσης
Αποκωδικοποίηση μέσω ανταλλαγής μηνυμάτων
Abstract: During the last decades, the deployment of large, high-speed data networks for the exchange, processing, and storage of digital information has further enhanced an ever increasing need for effective and reliable digital communication and data storage systems. An important issue related to the design and operation of such systems is the error correction that ensures error-free communication during data transmission. Many communication channels are subject to channel noise, and thus errors may be introduced during transmission. Information theory and coding theory introduce error-correcting techniques that enable reliable delivery of digital data over unreliable communication channels. Low-density parity-check (LDPC) codes are a subcategory of linear block error correction codes, which show excellent error-correcting performance with moderate decoding complexity. LDPC codes have been considered for adoption in several industrial standards for next-generation communication systems, such as DVB-S2, ITU-T G.hn, 10GBASE-T, WiMAX, and WiFi. The main challenge when designing an LDPC-based system is the implementation of decoder architectures that efficiently manage the requirement for good error-correcting performance, high speed, low complexity and power consumption. A drawback of LDPC codes is that they suffer from the error floor, i.e., a region in the bit error rate (BER) vs. noise level plot where BER reduction slows down as the noise level decreases. Current research efforts target to the improvement of LDPC codes, by devising new code construction methods and efficient decoding algorithms. This thesis focuses on the development of effective forward error correction (FEC) algorithms, and the design and implementation of efficient LDPC decoder architectures. Several techniques have been studied in order to improve the decoding performance, especially in the error floor region of operation. Crucial design parameters to be optimally jointly defined are the structure of the LDPC code, the iterative decoding algorithm, and the data quantization scheme. Moreover, hardware-efficient, high-speed LDPC decoder architectures were implemented, in order to satisfy the strict latency and area constraints, imposed by the modern communication standards.
Abstract (translated): Κατά τη διάρκεια των τελευταίων δεκαετιών, η ανάπτυξη μεγάλων δικτύων δεδομένων υψηλής ταχύτητας, για την ανταλλαγή, επεξεργασία και αποθήκευση της ψηφιακής πληροφορίας, ενίσχυσε περαιτέρω την ολοένα αυξανόμενη ανάγκη για αποδοτικά και αξιόπιστα ψηφιακά συστήματα επικοινωνίας και αποθήκευσης δεδομένων. ΄Ενα σημαντικό ζήτημα, σχετικό με τον σχεδιασμό και τη λειτουργία τέτοιων συστημάτων, είναι η Διόρθωση Λαθών (Error Correction) που εξασφαλίζει την χωρίς σφάλματα επικοινωνία κατά τη διάρκεια της μετάδοσης δεδομένων. Πολλά κανάλια επικοινωνίας υπόκεινται σε θόρυβο καναλιού, επομένως είναι εξαιρετικά πιθανό να εισαχθούν σφαλματα κατά τη διάρκεια της μετάδοσης. Η Θεωρία Πληροφορίας (Information Theory) και η Θεωρία Κωδικοποίησης (Coding Theory) εισάγουν τεχνικές διόρθωσης λαθών που επιτρέπουν την αξιόπιστη ανταλλαγή ψηφιακών δεδομένων μέσω αναξιόπιστων καναλιών επικοινωνίας. Οι κώδικες Ελέγχου Ισοτιμίας Χαμηλής Πυκνότητας (Low-Density Parity-Check ή, για συντομία, LDPC) είναι μια υποκατηγορία γραμμικών μπλοκ κωδίκων διόρθωσης λαθών, οι οποίοι επιτυγχάνουν εξαιρετική διορθωτική ικανότητα απαιτώντας μέτρια πολυπλοκότητα αποκωδικοποίησης. Οι κώδικες LDPC χρησιμοποιούνται σε μεγάλο αριθμό βιομηχανικών πρωτοκόλλων για ψηφιακά τηλεπικοινωνιακά συστήματα επόμενης γενιάς, όπως το DVB-S2 (Digital Video Broadcasting), το ITU-T G.hn (home networking), το 10GBASE-T Ethernet, το WiMAX και το WiFi. Η κύρια πρόκληση κατά τον σχεδιασμό ενός συστήματος βασισμένου σε κώδικες LDPC είναι η υλοποίηση αρχιτεκτονικών αποκωδικοποιητή, ικανών να διαχειριστούν αποτελεσματικά την απαίτηση για υψηλή απόδοση διόρθωσης σφαλμάτων και ταχύτητα, σε συνδυασμό με χαμηλή πολυπλοκότητα και κατανάλωση ενέργειας. ΄Ενα βασικό μειονέκτημα των κωδίκων LDPC είναι ότι πολύ συχνά εμφανίζουν το φαινόμενο error floor. Πρόκειται για μια περιοχή στην καμπύλη της μεταβολής του ρυθμού εμφάνισης λανθασμένων δυαδικών ψηφίων (bit error rate ή BER) συναρτήσει του επιπέδου θορύβου καναλιού, όπου η μείωση του BER επιβραδύνεται καθώς μειώνεται το επίπεδο θορύβου. Μεγάλο μέρος της σύγχρονης έρευνας εστιάζει στη βελτίωση την απόδοσης συστημάτων βασισμένων σε κώδικες LDPC, με την ανάπτυξη νέων μεθόδων κατασκευής κώδικα και τη σχεδίαση αποτελεσματικών αλγορίθμων αποκωδικοποίησης. Η παρούσα διατριβή επικεντρώνεται στην ανάπτυξη αποτελεσματικών αλγορίθμων διόρθωσης λαθών (forward error correction ή FEC), και στον σχεδιασμό και υλοποίηση αποδοτικών αρχιτεκτονικών αποκωδικοποιητών LDPC. Αρκετές τεχνικές μελετήθηκαν, προκειμένου να βελτιωθεί η απόδοση αποκωδικοποίησης, ειδικά στην περιοχή λειτουργίας στην οποία εμφανίζεται το error floor. Αποσκοπούμε στη βελτιστοποίηση βασικών σχεδιαστικών παραμέτρων, όπως είναι η δομή του κώδικα LDPC, ο επαναληπτικός αλγόριθμος αποκωδικοποίησης και το σχήμα κβαντισμού της πληροφορίας. Επιπλέον, υλοποιήθηκαν αρχιτεκτονικές αποκωδικοποίησης υψηλής ταχύτητας και αποδοτικότητας υλικού, προκειμένου να ικανοποιηθούν οι αυστηρές προδιαγραφές σε επίπεδο καθυστέρησης και πολυπλοκότητας, τις οποίες επιβάλλουν τα σύγχρονα πρωτόκολλα τηλεπικοινωνιών.
Appears in Collections:Τμήμα Ηλεκτρολ. Μηχαν. και Τεχνολ. Υπολογ. (ΔΔ)

Files in This Item:
File Description SizeFormat 
Tsatsaragkos_PhdThesis.pdf2.56 MBAdobe PDFView/Open


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.