Please use this identifier to cite or link to this item: http://hdl.handle.net/10889/6461
Full metadata record
DC FieldValueLanguage
dc.contributor.advisorCatthoor, Francky-
dc.contributor.authorΣαμαράς, Κωνσταντίνος-
dc.contributor.otherSamaras, Konstantinos-
dc.date.accessioned2013-12-06T10:04:55Z-
dc.date.available2013-12-06T10:04:55Z-
dc.date.copyright2012-10-02-
dc.date.issued2013-12-06-
dc.identifier.urihttp://hdl.handle.net/10889/6461-
dc.description.abstractΣτο πεδίο των ασύρματων επικοινωνιών της τάξης των 60 GHz που αντιστοιχούν σε ρυθμούς μετάδοσης multi-gigabits ανά δευτερόλεπτο, οι σύγχρονες υλοποιήσεις βασίζονται στα ιδιαίτερα προσαρμοζόμενα ASICs, ανάλογα με τις ανάγκες της εφαρμογής. Απαιτούνται γενικώς υψηλές ταχύτητες επεξεργασίας σε συνδυασμό με χαμηλή κατανάλωση ενέργειας. Ωστόσο, για να υποστηριχθούν διαφορετικά πρότυπα με μεγάλη διαφοροποίηση τρόπων χρήσης, είναι ιδιαίτερα επιθυμητές λύσεις αρχιτεκτονικής που μπορούν να προγραμματιστούν και να ρυθμιστούν έτσι ώστε αυξάνοντας το δυνατό αγοραστικό κοινό, να μειωθεί το κόστος επεξεργασίας ανά chip. Στις μέρες μας, τα ASIPs (Application-Specific Instruction-set Processors) δεν είναι εφικτά λόγων των υψηλότατων απαιτήσεων απόδοσης/ενέργειας. Ωστόσο, το κενό που υπάρχει με τα ASICs μπορεί κατά μεγάλο μέρος να γεφυρωθεί ή και να εξαλειφθεί, εισάγοντας και χρησιμοποιώντας ποιο δυναμική συμπεριφορά στην ψηφιακή front-end λειτουργικότητα. Για να επιτευχθεί αυτό, απαιτούνται καινοτομίες στην πλευρά της αρχιτεκτονικής του επεξεργαστή και ειδικότερα στον τρόπο που οι αλγόριθμοι αντιστοιχίζονται σε αυτές τις απαιτήσεις. Ξεκινώντας από παλαιότερα πειράματα που έδειξαν ότι η ιδέα αυτή είναι εφικτή, τα αντιπροσωπευτικά αλγοριθμικά τμήματα (με βάση κυρίως τον FFT) θα αντιστοιχηθούν στην επιλεγμένη αρχιτεκτονική ASIP για εφαρμογές στα 60 GHz. Σε αυτά τα πλαίσια, θα εφαρμοστεί η μεθοδολογία του διαγράμματος ροής εκτιμήσεων υψηλής κλίμακας (high level estimations flowchart). Πιο συγκεκριμένα, αρχικά θα αποκτηθεί μια πιο ακριβής καταγραφή του λειτουργικού κόστους της αλυσίδας φορτίου δεδομένων του ψηφιακού μέρους του δέκτη που υλοποιεί το πρότυπο επικοινωνιών στα 60 GHz. Στη συνέχεια θα κβαντιστούν οι πιο πολύπλοκοι, λειτουργικά, πυρήνες της αλυσίδας, όπως θα προκύψει από το προηγούμενο βήμα και τελικά οι πυρήνες αυτοί θα αντιστοιχηθούν σε αναδιαμορφώσιμα αρχιτεκτονικά μοντέλα. Η εργασία θα επικεντρωθεί στον FFT, που αναμένεται να έχει τη μέγιστη λειτουργική πολυπλοκότητα και θα προταθεί μια διαφορετική προσέγγιση για τον τρόπο προσπέλασης των δεδομένων και των συντελεστών στην SRAM και το register file, με στόχο την ελάττωση της κατανάλωσης ενέργειας του πυρήνα αυτού. Τέλος, θα παρατεθεί μια συγκριτική μελέτη των σχημάτων πρόσβασης που θα ερευνηθούν. Με αυτόν τον τρόπο μπορούν να ποσοτικοποιηθούν τα συνολικά κέρδη της έρευνάς μας.el
dc.language.isogrel
dc.relation.isformatofΗ ΒΚΠ διαθέτει αντίτυπο της διατριβής σε έντυπη μορφή στο βιβλιοστάσιο διδακτορικών διατριβών που βρίσκεται στο ισόγειο του κτιρίου της.el
dc.rights12el
dc.subjectΤηλεπικοινωνίες στα 60 GHzel
dc.subject.ddc621.382 32el
dc.titleHigh level estimations on the 60 GHz digital basebandel
dc.typeThesisel
dc.contributor.committeeΓκούτης, Κωνσταντίνος-
dc.contributor.committeeΚουφοπαύλου, Οδυσσέας-
dc.contributor.committeeΝικολός, Δημήτριος-
dc.description.translatedabstractIn the domain of multi-gigabits per second wireless 60 GHz communication transceivers and beyond, today's implementations are all based on heavily customized application-specific integrated circuits (ASICs). The basic motivation for this customization is the extremely high processing speeds that are required, in combination with the need for low energy consumption. However, to support different standards and highly varying usage modes, more programmable or configurable architecture solutions are strongly desirable to increase the potential market volume and in this way to reduce the per-chip processing costs. Today these application-specific instruction set processors or ASIPs are not feasible due to the too high performance/energy requirements. Nevertheless, we believe that by introducing and exploiting more dynamic behavior in the digital front-end functionality, the performance/energy gap with the ASICs can be largely bridged and potentially even fully overcome. In order to achieve this, innovations are required on the processor architecture side and especially on the way algorithms are mapped to those architectures. In this thesis, we will start from earlier experiments which have shown the viability of the above concept. Τhe representative algorithmic blocks (mainly FFT oriented) will be mapped onto reconfigurable hardware based on ASIP architectures for 60 GHz applications. In this way we can quantify the overall gains and check how far the approach can be extended to exploit all the available dynamism using the concept of scenario clustering. In this context, we will follow the steps of the high level estimations flowchart methodology. In particular, we will obtain a more accurate account of the operational complexity of the digital base-band payload chain kernels, quantize the most complex of them and then map them in reconfigurable architectures. Especially for the FFT kernel, that is expected to show the highest complexity, we will implement a different approach in the accessing of the data and coefficients that intends to limit the energy usage of the kernel. For this purpose, we will end this work with a comparative study of different schemes explored.el
dc.subject.alternativeFFT mappingel
dc.subject.alternativeProfilingel
dc.subject.alternativeQuantizationel
dc.subject.alternativeEnergy estimationsel
dc.degreeΜεταπτυχιακή Εργασίαel
Appears in Collections:Τμήμα Μηχανικών Η/Υ και Πληροφορικής (ΜΔΕ)

Files in This Item:
File Description SizeFormat 
MSc thesis Samaras Konstantinos greek.pdf1.79 MBAdobe PDFView/Open


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.